“단독주택을 아파트로”…삼성전자, 초소형 수직 적층 트랜지스터 첫 구현

초소형 수직 적층 트랜지스터를 업계 최초로 구현한 삼성전자 반도체연구소 Logic TD팀. 사진 삼성전자

삼성전자가 차세대 반도체 기술로 꼽히는 초소형 수직 적층 트랜지스터를 업계 최초로 구현했다.

17일 삼성전자 반도체연구소는 최근 미국에서 열린 세계 3대 반도체 학회인 ‘VLSI 심포지엄 2026’에서 업계 최소 크기의 수직 적층 트랜지스터(3D Stacked FET) 구현 성과를 발표했다고 밝혔다. 이번 연구는 학계와 업계의 주목을 받으며 최고 논문으로 선정됐다.


삼성전자가 선보인 구조는 건축에 비유하면 ‘단독주택’을 ‘아파트’로 바꾸는 개념에 가깝다. 기존에는 평면에 배치하던 트랜지스터를 위아래로 쌓아 같은 면적 안에 더 많은 소자를 집적할 수 있도록 했다. 이론적으로 동일 면적에서 트랜지스터 수를 두 배로 늘릴 수 있어 전력 효율도 그만큼 향상된다.

업계에선 이번 성과가 ‘얼마나 작게 만들 수 있나’라는 평면 미세화 경쟁을 ‘얼마나 높게 쌓을 수 있나’라는 3차원 집적 경쟁으로 전환하는 계기가 될 것으로 보고 있다. 메모리 반도체가 고대역폭메모리(HBM)와 낸드플래시 등 적층 기술을 발전시켜 온 것처럼, 중앙처리장치(CPU) 등 로직 반도체 역시 3차원 적층 시대로 진입할 가능성을 보여줬다는 평가다.

가장 큰 난관은 전기적 간섭이었다. 위층과 아래층 트랜지스터가 서로 영향을 주면 정상적인 동작이 어렵기 때문이다. 삼성전자 연구진은 상·하단 트랜지스터 사이에 특수 절연층을 적용해 간섭 문제를 해결했다. 각 층에는 나노시트 채널 3개를 적용해 전류가 흐르는 통로도 넓혔다.

이번 연구는 집적도 측면에서도 새로운 기록을 세웠다. 연구진은 업계 최소 게이트 간격(Gate Pitch)을 기존 48나노미터(nm)에서 42나노미터로 줄였다. 게이트 간격은 트랜지스터의 가로 길이를 나타내는 지표로, 수치가 작을수록 더 많은 소자를 집적할 수 있다.


수직 적층 구조는 생성AI와 고성능컴퓨팅(HPC)용 반도체에서 강점을 발휘할 것으로 전망된다. 더 작은 면적에서 더 많은 연산을 수행할 수 있고 전력 소모도 줄일 수 있기 때문이다. 연구에 참여한 황동훈 삼성전자 반도체연구소 수석연구원은 “더 작은 면적에 더 낮은 전력으로 더 많은 연산을 처리해야 하는 AI 시대 로직 반도체에 가장 적합한 구조가 될 것”이라고 말했다.



이영근([email protected])