IBM은 “세계 최초로 1㎚ 이하 칩 기술을 개발했다”고 25일 밝혔다. 반도체에 들어가는 소자인 트랜지스터를 평면에 더 촘촘히 배치하는 대신 위아래로 쌓는 새 3차원(3D) 구조인 ‘나노스택’이다. 글로벌 최첨단 공정이 2㎚ 양산을 시작한 가운데, IBM은 그 이후 세대인 0.7㎚급 반도체로 가는 기술 경로를 먼저 꺼내든 것이다.
반도체 성능은 그동안 칩 안의 회로를 더 작게 만들어 한정된 공간에 트랜지스터를 더 많이 집적하는 방식으로 발전해 왔다. 하지만 2㎚ 이후 공정에선 트랜지스터 간격이 지나치게 좁아지면서 전류 누설과 발열, 배선 저항 등이 커진다. IBM의 나노스택은 이 문제를 트랜지스터를 위아래로 쌓는 방식으로 풀었다. 단순히 위아래로 포개는 데 그치지 않고, 위층과 아래층을 살짝 엇갈리게 배치(Staggered-channel)한 것도 특징이다. 그래야 같은 면적에 더 많은 트랜지스터를 넣으면서도 전기 신호와 전원선이 지나갈 공간을 확보할 수 있어서다.
IBM에 따르면 나노스택을 적용하면 손톱 크기 칩 하나에 약 1000억 개의 트랜지스터를 넣을 수 있다. 2021년 공개한 IBM의 2㎚ 칩과 비교하면 트랜지스터 밀도는 약 2배 높아진다. 같은 전력에서 연산 성능을 최대 50% 끌어올리고, 같은 성능을 낼 때 전력 소모를 70%까지 줄일 수 있다. IBM은 이 구조를 실제 실리콘 위에서 구현하고, 기본 회로가 정상적으로 작동하는 것을 확인했다. 제이 감베타 IBM 리서치 디렉터는 “반도체 미세화의 한계 속에서 나노스택은 기술의 패러다임을 바꾸는 해법”이라고 말했다.
IBM은 나노스택 기술이 빠르면 향후 5년 안에 생산 단계로 갈 수 있다고 전망했다. 다만 본격 양산까지 가기는 넘어야 할 기술적 산이 많다. 통상 반도체 기술 버전을 한 단계 업그레이드하는 데만 보통 수 년이 걸리는데다 이번 공정은 칩 구조 자체를 3D로 바꾸는 대수술인 만큼 안정적인 불량률 제어와 수율 확보에 더 긴 시간이 필요할 수 있다. 후이밍 부 IBM 실리콘 기술 R&D 부사장은 “AI 컴퓨팅 시대에는 모두가 더 높은 성능을 원하지만, 폭증하는 전력 비용까지 감당하고 싶어 하지는 않는다”며 “이번 기술은 성능을 높이는 동시에 전력 부담을 줄일 수 있다는 점에서 AI에 중요한 의미가 있다”라고 말했다.
권유진([email protected])